- 전임, 책임, 수석 연구원
- 5년 이상
-Verilog-HDL 기반 RTL 설계
-Simulation Model 및 Testbench 설계
-RTL Simulation 및 Verification
-C기반 모델의 RTL IP 설계 및 IP 검증 가능자
-Language: Python(Script), C/C++
[우대사항]
-문서작성(워드프로세스 활용), 표계산(스프레드시트 활용)
-프리젠테이션 프로그램 활용
-ARM base Soc 설계
-ARM(AHB, AXI) Soc Platform 및 주변 IP설계
-각종 EDA tool 경험자
(VCS/NC sim, Verdi, Design Compiler, PrimeTime, Formality, SpyGlass 등)
-DC constrains 경험, CDC 관련 RTL 설계 경험
-ASIC 양산 경험자, 5년 이상 경력자
-FPGA prototyping 관련 경험자
-인공신경망 및 딥러닝 관련 지식 보유자
기타
- 원서 마감후 1차(서류) 합격자에 한하여 개별연락
- 이력서에 연락처, 희망연봉 게재
- 해외여행에 결격 사유가 없는 자
담당업무
입사지원
돌아가기
02-6281-5008
dyjun@nterway.com
